Программирование на VHDL Verilog

Программирование на VHDL, Verilog - это возможность создания посредством языков VHDL, Verilog различных цифровыx модулей на ПЛИС от простейшей логики до сложных систем цифровой обработки сигналов.

БПФ на 8 точек (FFT 8 point) на VHDL

БПФ на 8 точек (FFT 8 point) на VHDL БПФ на ПЛИС построить несложно, поскольку для этого существуют готовые ядра, в том числе и с открытым кодом. Но все дело в том, что минимальное количество точек в готовых ядрах БПФ равно 64. Если нужно количество точек меньше чем 64, например 16 или даже 8 то вполне приемлимый вариант написать код БПФ самостоятельно. Заодно можно протестировать и выбранный алгоритм построения БПФ на ПЛИС. В данном посте представлен VHDL код FFT 8 point выполненый по алгоритму прореживания по времени. Код довольно громоздкий но на его базе можно уяснить общий принцип написания и как все крутится.

Категория: ПЛИС VHDL Verilog

Делитель управляемый кодом на VHDL

Делитель управляемый кодом на VHDL Тема счетчиков на VHDL была немного раскрыта на данном ресурсе. В этом посте будет показано как сделать делитель управляемый кодом. В чем суть? Суть в том, что нужно запустить на счет мнгоразрядный счетчик и в момент определяемый кодом обнулить его сформировав перенос равный периоду или даже половине периода тактовой частоты. На базе такого рода счетчика вполне возможно сделать цифровую систему ФАПЧ или просто простейший синтезатор частоты.

Категория: ПЛИС VHDL Verilog

Как построить АЧХ цифрового фильтра выполненного на ПЛИС

Как построить АЧХ цифрового фильтра выполненного на ПЛИС Построить АЧХ цифрового фильтра несложно если использовать Matlab. Но как построить АЧХ цифрового фильтра, который находится в реальном железе, например в ПЛИС? Можно например приладить к ПЛИС АЦП и ЦАП, подавать на вход нужную частоту, пошагово изменяя ее регистрировать средний положительный уровень сигнала на выходе ЦАП и по точкам строить кривую. На мой взгляд все это достаточно муторно. Ведь вполне можно обойтись и без АЦП и ЦАП если использовать цифровой формирователь гармонического сигнала на базе фазового накопителя. В ПЛИС фирмы Altera это компонент NCO.

Категория: ПЛИС VHDL Verilog

Синтезатор Synplify в связке с Quartus Altera

Синтезатор Synplify в связке с Quartus Altera Синтезатор Synplify и Quartus Altera неплохо стыкуются. В конечном итоге такая связка может немного уменьшить количество триггеров проекта на ПЛИС FPGA, поскольку синтезатор Synplify считается более прогрессивным. Для того, чтобы проверить данное утверждение выполним полную компиляцию известного проекта на FPGA Uart на VHDL который имеет иерархическую структуру. Компиляцию выполним тремя способами: на базе Quartus90; на базе Quartus90+Synplify; на базе Synplify+Quatus90. Все будет адаптировано для внедрения на реальную отладочную плату типа DE0 Board.

Категория: ПЛИС VHDL Verilog

Ethernet на Cyclon IV DE0 Nano Board

Ethernet на Cyclon IV DE0 Nano Board Многим плисоводам, особенно тем кто работает с ПЛИС Altera знакома отладочная плата DE0 Nano Board от Terrasic. И все то в ней хорошо, но отсутствие возможности работать с Ethernet напрягает. Выход прост. Можно приладить к DE0 Nano платку Sk-Ethernet Plug. Для этого вполне подойдет сорокажильный ленточный кабель и разъемы типа IDC. Соединять платки можно по разному. Один из возможных вариантов на скринште ниже.

Категория: ПЛИС VHDL Verilog
страницы: [1] [5] [10] [15]>>
Перейти и растаять в своей любимой социалке