Программирование на VHDL Verilog

Программирование на VHDL, Verilog - это возможность создания посредством языков VHDL, Verilog различных цифровыx модулей на ПЛИС от простейшей логики до сложных систем цифровой обработки сигналов.

Симулятор Aldec и vhdl счетчик с отводами

Симулятор Aldec и vhdl счетчик с отводами Симулятор в Aldec довольно мощная штука. Вполне может конкурировать с общеизвестным ModelSim. Для того, чтобы опроовать симулятор Aldec в действии создадим небольшой проект, например на VHDL, цепочки трех счетчиков с отводами, каждый отвод будет генерить импульсы нужной частоты с длительностью равной одному периоду исходной тактовой частоты.

Категория: ПЛИС VHDL Verilog

Прерывания в Nios II Altera

Прерывания в Nios II Altera Прерывания в Nios II Altera, в частности внешние, совсем не похожи на прерывания современного микропроцессора или микроконтрлера. Не похожи в первую очередь потому, что в простейшем варианте любое прерывание - это переход по одному и тому же вектору. Далее программно вычисляется флаг перехода и осуществляется вход в обработчик. Все это занимает огромное количество времени доходящее до 1000 тактов.

Категория: ПЛИС VHDL Verilog

Ethernet II или сырые Ethernet пакеты на Nios II Altera часть 4

Ethernet II или сырые Ethernet пакеты на Nios II Altera часть 4 В этом посте о том как запустить на железе проект Ethernet трансивера и пронаблюдать все в действии. Для этой цели понадобятся по крайней мере две программы. Одна из них это Packet/Traffic Generator and Analyzer Ostinato, другая - общеизвестный анализатор траффика Wireshark. С помощью первой программы можно создать малоформатный пакет и посылать его из компа на Ethernet трансивер на Nios II, а с помощью второй можно анализировать принятые на комп 'сырые' пакеты формата Ethernet II объемом 1168 байт.

Категория: ПЛИС VHDL Verilog

Ethernet II или сырые Ethernet пакеты на Nios II Altera часть 3

Ethernet II или сырые Ethernet пакеты на Nios II Altera часть 3 После создания системы на Nios II можно приступать к написанию программы которая будет посылать в регистр данных МАС eth_ocm 'сырые' даные. Для этого определим пакет из 1168 бай случайных данных. Почему так? Все привязано к 48 элементам гидроакустической антенной решетки минус первые 16 служебных байт формата Ethernet II.

Категория: ПЛИС VHDL Verilog

Ethernet II или сырые Ethernet пакеты на Nios II Altera часть 2

Ethernet II или сырые Ethernet пакеты на Nios II Altera часть 2 Ethernet II или 'сырые' Ethernet пакеты, как уже упоминалось в предыдущем посте, - это пакеты стандарта Ethernet DIX, называемые также кадрами Ethernet II. Первые 14 байт этого стандарта содержат служебную информацию, в частности первые 6 байт - МАС адрес приемника, вторые 6 байт - МАС адрес источника и последующие 2 байта говорят собственно о формате Ethernet кадра - Ethernet II.

Категория: ПЛИС VHDL Verilog
страницы: [1] [5] [10] [15] [20]>>
Перейти и растаять в своей любимой социалке