Программирование на VHDL Verilog

Программирование на VHDL, Verilog - это возможность создания посредством языков VHDL, Verilog различных цифровыx модулей на ПЛИС от простейшей логики до сложных систем цифровой обработки сигналов.

Первый старт Nios Altera на Verilog

Первый старт Nios Altera на Verilog Софт микропроцессор Nios от Altera хорошо известен в среде плисоводов. Но чтобы приступить к его использованию в каком-либо проекте новичку, необходимо уяснить несколько довольно муторных моментов. В данном посте первая часть - создание микропроцессора и его небольшой обвъязки в среде Quartus 9 и SOPS Buider.

Категория: ПЛИС VHDL Verilog

Счетчики на VHDL

Счетчики на VHDL Счетчики на VHDL - один из возможных поисковых запросов. VHDL счетчики присутствуют в любой IDE для ПЛИС в разделе шаблонов. И тем не менее, поскольку все же народ ищет VHDL код счетчиков то вполне можно рассмотреть варианты альтернативные шаблонным. В данном посте попробуем сворганить VHDL делитель, счетчик с запуском и остановом, делитель с бездребезговым переносом.

Категория: ПЛИС VHDL Verilog

UART на VHDL

UART на VHDL В данном посте представлен UART на VHDL. VHDL код полного UART приемопередатчика реализован на базе VHDL модулей UART передатчика и ресивера, которые скомпонованы в проект UART VHDL на Quartus 9, который протестирован на отладочном модуле Altera DE0 Board от Terasic. Тест заключается в одновременной передаче Modbus запроса и приема последовательного длинного кода с чередующимися данными типа 0xAA, 0x55 и контроль сигналов передатчика на мониторе Rs232, а сигналов приемника на осциллографе.

Категория: ПЛИС VHDL Verilog

UART приемник на VHDL

UART приемник на VHDL Модуль UART приемника на VHDL записать одной строкой не удастся. Работа UART приемника должна начинаться по приходу импульса "старт", который должен сформировать разрешение на счетчик работающий на частоте бод умноженной на 16 последний разряд которого формирует частоту бод. Дальше все обычно. Частотой бод переключается второй счетчик - счетчик бит. Анализируется состояние входного бита во время каждого последующего после старта состояния счетчика бит. Полученное значение бита записывается в младший разряд буфера результата и сдвигается влево.

Категория: ПЛИС VHDL Verilog

UART передатчик на VHDL

UART передатчик на VHDL  Модуль передатчика UART на VHDL можно записать одной строкой. Для передатчика UART на VHDL нужен всего лишь простой сдвиговый регистр, куда по стробу записываются данные и сразу же начинается их сдвиг, например фронтом частоты бод, младшими разрядами вперед. Но для того, чтобы этот процесс был хорошо синхронизирован необходимо к сдвиговому регистру приклеить буфер, лучше двойной. Тоесть сначала данные загружаются в буфер, затем перегружаются в буфер для сдвига таким образом освобождая первый буфер для следующей загрузки.

Категория: ПЛИС VHDL Verilog
страницы: << [10] [15] [20] [25]
Перейти и растаять в своей любимой социалке