Синтезатор нескольких частот от одного делителя на VHDL

 Метод синтезирования частот на ПЛИС уже описан в одной и статей данного раздела. Это известный метод формирования частоты по Уолшу. В данном посте представлен конкретный проект подобного синтезатора. Простыми словами синтезирование частот по Уолшу состоит в вырывании из основной нужного количества положительных полупериодов в нужных местах для получения  необходимой частоты.

Затем полученную частоту можно, так сказать, немного "подровнять" поделив ее на 8, 16 ..., чем на большее число ее поделить тем более она будет приближена к меандру и джиттер у нее будет минимален. Допустим у нас есть исходная частота 4096 кГц, а нам нужно из нее получить частоту 2048 кГц. Для этого нужно вырвать из исходной частоты каждый ее второй полупериод. Но это конечно же самый простейший случай. Если допустим необходимо из исходной частоты получить частоту 10 кГц. Для этого нужно создать двоичный делитель с параллельными выходами, для нашего случая 4096 кГц, длина которого равна степени двойки от 4096, тоесть 12 (два в 12 = 4096) и затем выпустить на свободу полупериоды исходной частоты при появлении положительных полупериодов на 8_м и 10_м разрядах счетчика. Для наглядности все показано на скриншоте ниже:

Конечно при формировании нужной частоты нужно учитывать коэффициент деления постделителя, который несколько выравнивает конечную частоту. Таким способом можно формировать сколь угодно много частот используя один и тот же делитель. В этой части создан небольшой прект синтезатора частот в среде проектирования Quartus90, который наглядно расскажет как работает формирователь. Во многих приложениях такой метод синтезирования часто вполне приемлим и во многом сокращает ресурсы логической матрицы, а возможность управлять выходной частотой с помощью кода дает, например, возможность выполнить на его базе простейший цифровой ФАПЧ. Полезно будет также посетить соответствующий раздел литературы по VHDL Verilog.